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如何查看diamond 布局布线后的物理网表

发布时间:2019-06-27 04:18 来源:未知 编辑:admin

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  展开全部APR设计实验的子实验设置:实验一:ASIC逻辑综合实验ASIC逻辑综合是指在给定工艺库的基础上通过映射和优化,将行为级描述的设计在一定的规约下转化为逻辑结构。它是面向给定的设计约束,将高级的设计描述翻译和优化到工艺库中的门级网表的自动化过程。学生在完成设计并进行FPGA原型验证后,将设计的源程序导入Synopsys的Design Compiler工具进行ASIC逻辑综合,综合后得到文件包括:综合后的网表文件(一般为VERILOG格式)、时序信息文件(SDF文件)。实验二:ASIC版图自动布局布线设计实验在ASIC逻辑综合获得的网表通过了综合后的仿真之后,即可进入ASIC物理设计阶段。ASIC物理设计包括平面布图规划(floorplanning)、布局(placement)、以及布线(rounting)等。ASIC 物理版图自动布局布线工具采用Cadence 公司的Envisia Silicon Ensemble,简称SE。

  SE完成APR的数据导出,比较有用的数据包括:GDS版图数据(用于送到FOUNDRY厂商加工芯片)、Verilog网表文件(用于后仿真)、SDF时延信息文件(用于后仿真)。

  多项目晶圆(Multi Project Wafer,简称MPW) 就是将多个使用相同工艺的集成电路设计放在同一晶圆片上流片,制造完成后,每个设计可以得到数十片芯片样品,这一数量对于原型(Prototype)设计阶段的实验、测试已经足够。而该次制造费用就由所有参加MPW的项目按照芯片面积分摊,成本仅为单独进行原型制造成本的5%-10%,极大地降低了产品开发风险、培养集成电路设计人才的门槛和中小集成电路设计企业在起步时的门槛。

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